[讨论]阵列初始化和仿真性能问题

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在IC设计中，处于减少功耗和面积的考虑会存在部分的无复位寄存器和存储单元，而在使用VCS进行仿真时，无复位的寄存器和存储单元输出会是X态，因此会导致仿真异常，仿真结果不符合预期，因此在仿真时，需要对无复位的寄存器和存储单元进行初始化。

为了方便使用uvm_hdl_deposit函数来进行force。uvm_hdl_deposit的使用需要编译时假如debug功能，但是开启debug功能，又会影响仿真性能。

有何办法能获得uvm_hdl_deposit和性能之间的平衡？